2025年则是量产2nm工艺

 在先进工艺上，台积电今年底量产3nm工艺，2025年则是量产2nm工艺，这一代会开始使用GAA晶体管，放弃现在的FinFET晶体管技术。再往后呢?2nm之后是1.4nm工艺，Intel、台积电及三星这三大芯片厂商也在冲刺，其中三星首个宣布2027年量产1.4nm工艺，台积电没说时间点，预计也是在2027年左右。

1.4nm之后就是1nm工艺了，这个节点曾经被认为是摩尔定律的物理极限，是无法实现的，但是现在芯片厂商也已经在攻关中。台积电已经启动了先导计划，传闻中的1nm晶圆厂将落户新竹科技园下属的桃园龙潭园区，这意味着台积电已经开始为1nm做规划了，毕竟工厂需要提前一两年建设。

不过真正量产1nm还需要很长时间，其中关键的设备就是下一代EUV光刻机，要升级下一代的高NA(数值孔径)标准，从现在的0.33 NA提升到0.55 NA，更高的NA意味着更分辨率更高，是3nm之后的工艺必备的条件。

芯片越来越精微，很多人认为摩尔定律未来不久就会时效。不过，芯片厂商仍然在不断探索物理世界的极限，从 3nm 工艺到 2nm 工艺，从 2nm 工艺到 1.4nm 工艺，再从 1.4nm 工艺到 1nm 工艺，后者被视为摩尔定律的物理极限。

10 月 31 日消息，据台湾《工商时报》报道，继竹科 2nm 厂之后，台积电将启动先导计划，预计最新 2nm 以下(1nm)制程拟落脚新竹科学园区辖下的桃园龙潭园区。

对此，竹科管理局长王永壮回应称，关于个别厂商布局情况，在厂商宣布之前不便透露，但单纯以龙潭园区来说，第一期事业专用区用地已差不多满了，第二期主要规划为公园、绿地开放空间，未来若有新厂想要进驻、设厂，确实要展开第三期基地评估规划工作。按照这个情况，台积电已经为 1nm 做规划了，正式量产 1nm 工艺可能要到 2027 年去了。

而要量产 1nm 工艺，更先进的下一代 EUV 光刻机就成为了重中之重。据悉，ASML 的下一代 EUV 光刻机试验型号最快明年出货，2025 年后正式量产，这基本在台积电的节奏之中。不过，这种 EUV 光刻机的售价将达到 4 亿美元以上。

各个国家地区都推出了半导体产业发展计划，有的想要拿出巨额补贴吸引制造商投资建厂，有的则强强联手建立更大的产业优势。

就像日本传来消息，8家日本公司成立了高端芯片联盟，计划研发2nm芯片并成功量产，如此一来，老美恐怕得靠边站了。这是怎样的高端芯片联盟呢?日企强强联手，能实现半导体产业翻盘吗?

巅峰时期的日本半导体有多强?可以这么说，就连美国也十分忌惮。巅峰时期，日本占据全球80%以上的半导体市场份额，来自日本的芯片遍布世界各地，不仅质量好，而且价格低。

同时期的英特尔，德州仪器，格芯等美企都不是对手，只能看着日本半导体拿下垄断级别的市场份额。

到最后美国出手了，用不光彩的手段赢得竞争，日本半导体也一落千丈，时至今日，日本仅能生产30nm到40nm的芯片，更先进的芯片需要邀请台积电建厂才能完成制造。

可就是这样的一个产业情况，日本仍然不甘心，为了摆脱外界技术依赖，日本八大巨头强强联手，成立高端芯片联盟。

根据11月11日传来消息显示，丰田、索尼、软银、铠侠、NTT、电装、三菱UFJ银行、NEC这8家日本公司合资成立了全新的半导体公司Rapidus。

这家Rapidus公司也就是高端芯片联盟，目标是瞄准2nm制程展开研发，并计划在2030年之前实现2nm芯片的量产代工。8家日企联合出资10亿日元，日本方面额外提供700亿日元(约35亿人民币)的补贴。

从目前的芯片制程技术上来看，1nm(纳米)确实将近达到了极限!为什么这么说呢?芯片是以硅为主要材料而制造出来的，硅原子的直径约0.23纳米，再加上原子与原子之间会有间隙，每个晶胞的直径约0.54纳米(晶胞为构成晶体的最基本几何单元)!1纳米只有约2个晶胞大小。

纳米也属于长度单位，可能很多人不了解它到底有多小?毫米(mm)、厘米(cm)、米(m)大家都比较熟悉，10mm=1cm，100cm=1m，1mm=1/1000m。单位长度由大到小排列依次为：米(m)、分米(dm)、厘米(cm)、毫米(mm)、微米(μm)、纳米(nm)，1m=1000mm，1mm=1000μm，1μm=1000nm，即1nm=10^-9m，相当于1米平均分成10亿份!每一份为1nm。

XX nm制造工艺是什么概念?

芯片的制造工艺常常用90nm、65nm、40nm、28nm、22nm、14nm来表示，比如Intel最新的六代酷睿系列CPU就采用Intel自家的14nm制造工艺。现在的CPU内集成了以亿为单位的晶体管，这种晶体管由源极、漏极和位于他们之间的栅极所组成，电流从源极流入漏极，栅极则起到控制电流通断的作用。

所谓的XX nm其实指的是，CPU上形成的互补氧化物金属半导体场效应晶体管栅极的宽度，也被称为栅长。栅长越短，则可以在相同尺寸的硅片上集成更多的晶体管——Intel曾经宣称将栅长从130nm减小到90nm时，晶体管所占面积将减小一半;在芯片晶体管集成度相当的情况下，使用更先进的制造工艺，芯片的面积和功耗就越小，成本也越低。