经典解析静电放电（ESD）原理与设计-静电来源及保护方法-KIA MOS管

静电的来源

在电子制造业中，静电的来源是多方面的，如人体、塑料制品、有关的仪器设备以及电子元器件本身。

人体是最重要的静电源，这主要有三个方面的原因：

1、人体接触面广，活动范围大，很容易与带有静电荷的物体接触或摩擦而带电，同时也有许多机会将人体自身所带的电荷转移到器件上或者通过器件放电；

2、人体与大地之间的电容低，约为50一250pF，典型值为150PF，故少量的人体静电荷即可导致很高的静电势；

3、人体的电阻较低，相当于良导体，如手到脚之间的电阻只有几百欧姆，手指产生的接触电阻为几千至几十千欧姆，故人体处于静电场中也容易感应起电，而且人体某一部分带电即可造成全身带电。

ESD的标准以及测试方法

根据静电的产生方式以及对电路的损伤模式不同通常分为四种测试方式：人体放电模式(HBM: Human-Body Model)、机器放电模式(Machine Model)、元件充电模式(CDM: Charge-Device Model)、电场感应模式(FIM: Field-Induced Model)，但是业界通常使用前两种模式来测试(HBM, MM)。

1、人体放电模式(HBM)：当然就是人体摩擦产生了电荷突然碰到芯片释放的电荷导致芯片烧毁击穿，秋天和别人触碰经常触电就是这个原因。业界对HBM的ESD标准也有迹可循(MIL-STD-883C method 3015.7，等效人体电容为100pF，等效人体电阻为1.5Kohm)，或者国际电子工业标准(EIA/JESD22-A114-A)也有规定，看你要follow哪一份了。如果是MIL-STD-883C method 3015.7，它规定小于<2kV的则为Class-1，在2kV~4kV的为class-2，4kV~16kV的为class-3。

2、机器放电模式(MM)：当然就是机器(如robot)移动产生的静电触碰芯片时由pin脚释放，次标准为EIAJ-IC-121 method 20(或者标准EIA/JESD22-A115-A)，等效机器电阻为0 (因为金属)，电容依旧为100pF。由于机器是金属且电阻为0，所以放电时间很短，几乎是ms或者us之间。但是更重要的问题是，由于等效电阻为0，所以电流很大，所以即使是200V的MM放电也比2kV的HBM放电的危害大。而且机器本身由于有很多导线互相会产生耦合作用，所以电流会随时间变化而干扰变化。

ESD的测试方法类似FAB里面的GOI测试，指定pin之后先给他一个ESD电压，持续一段时间后，然后再回来测试电性看看是否损坏，没问题再去加一个step的ESD电压再持续一段时间，再测电性，如此反复直至击穿，此时的击穿电压为ESD击穿的临界电压(ESD failure threshold Voltage)。通常我们都是给电路打三次电压(3 zaps)，为了降低测试周期，通常起始电压用标准电压的70% ESD threshold，每个step可以根据需要自己调整50V或者100V。

另外，因为每个chip的pin脚很多，你是一个个pin测试还是组合pin测试，所以会分为几种组合：I/O-pin测试(Input and Output pins)、pin-to-pin测试、Vdd-Vss测试(输入端到输出端)、Analog-pin。

1. I/O pins：就是分别对input-pin和output-pin做ESD测试，而且电荷有正负之分，所以有四种组合：input+正电荷、input+负电荷、output+正电荷、output+负电荷。测试input时候，则output和其他pin全部浮接(floating)，反之亦然。

2. pin-to-pin测试: 静电放电发生在pin-to-pin之间形成回路，但是如果要每每两个脚测试组合太多，因为任何的I/O给电压之后如果要对整个电路产生影响一定是先经过VDD/Vss才能对整个电路供电，所以改良版则用某一I/O-pin加正或负的ESD电压，其他所有I/O一起接地，但是输入和输出同时浮接(Floating)。

3、Vdd-Vss之间静电放电：只需要把Vdd和Vss接起来，所有的I/O全部浮接(floating)，这样给静电让他穿过Vdd与Vss之间。

4、Analog-pin放电测试：因为模拟电路很多差分比对(Differential Pair)或者运算放大器(OP AMP)都是有两个输入端的，防止一个损坏导致差分比对或运算失效，所以需要单独做ESD测试，当然就是只针对这两个pin，其他pin全部浮接(floating)。

随着摩尔定律的进一步缩小，器件尺寸越来越小，结深越来越浅，GOX越来越薄，所以静电击穿越来越容易，而且在Advance制程里面，Silicide引入也会让静电击穿变得更加尖锐，所以几乎所有的芯片设计都要克服静电击穿问题。

静电放电保护可以从FAB端的Process解决，也可以从IC设计端的Layout来设计，所以你会看到Prcess有一个ESD的option layer，或者Design rule里面有ESD的设计规则可供客户选择等等。当然有些客户也会自己根据SPICE model的电性通过layout来设计ESD。

1、制程上的ESD：要么改变PN结，要么改变PN结的负载电阻，而改变PN结只能靠ESD_IMP了，而改变与PN结的负载电阻，就是用non-silicide或者串联电阻的方法了。

1) Source/Drain的ESD implant：因为我们的LDD结构在gate poly两边很容易形成两个浅结，而这个浅结的尖角电场比较集中，而且因为是浅结，所以它与Gate比较近，所以受Gate的末端电场影响比较大，所以这样的LDD尖角在耐ESD放电的能力是比较差的(<1kV)，所以如果这样的Device用在I/O端口，很容造成ESD损伤。所以根据这个理论，我们需要一个单独的器件没有LDD，但是需要另外一道ESD implant，打一个比较深的N+_S/D，这样就可以让那个尖角变圆而且离表面很远，所以可以明显提高ESD击穿能力(>4kV)。但是这样的话这个额外的MOS的Gate就必须很长防止穿通(punchthrough)，而且因为器件不一样了，所以需要单独提取器件的SPICE Model。

2) 接触孔(contact)的ESD implant：在LDD器件的N+漏极的孔下面打一个P+的硼，而且深度要超过N+漏极(drain)的深度，这样就可以让原来Drain的击穿电压降低(8V-->6V)，所以可以在LDD尖角发生击穿之前先从Drain击穿导走从而保护Drain和Gate的击穿。所以这样的设计能够保持器件尺寸不变，且MOS结构没有改变，故不需要重新提取SPICE model。当然这种智能用于non-silicide制程，否则contact你也打不进去implant。

3) SAB (SAlicide Block)：一般我们为了降低MOS的互连电容，我们会使用silicide/SAlicide制程，但是这样器件如果工作在输出端，我们的器件负载电阻变低，外界ESD电压将会全部加载在LDD和Gate结构之间很容易击穿损伤，所以在输出级的MOS的Silicide/Salicide我们通常会用SAB(SAlicide Block)光罩挡住RPO，不要形成silicide，增加一个photo layer成本增加，但是ESD电压可以从1kV提高到4kV。

4)串联电阻法：这种方法不用增加光罩，应该是最省钱的了，原理有点类似第三种(SAB)增加电阻法，我就故意给他串联一个电阻(比如Rs_NW，或者HiR，等)，这样也达到了SAB的方法。

2、设计上的ESD：这就完全靠设计者的功夫了，有些公司在设计规则就已经提供给客户solution了，客户只要照着画就行了，有些没有的则只能靠客户自己的designer了，很多设计规则都是写着这个只是guideline/reference，不是guarantee的。一般都是把Gate/Source/Bulk短接在一起，把Drain结在I/O端承受ESD的浪涌(surge)电压，NMOS称之为GGNMOS (Gate-Grounded NMOS)，PMOS称之为GDPMOS (Gate-to-Drain PMOS)。

以NMOS为例，原理都是Gate关闭状态，Source/Bulk的PN结本来是短接0偏的，当I/O端有大电压时，则Drain/Bulk PN结雪崩击穿，瞬间bulk有大电流与衬底电阻形成压差导致Bulk/Source的PN正偏，所以这个MOS的寄生横向NPN管进入放大区(发射结正偏,集电结反偏)，所以呈现Snap-Back特性，起到保护作用。PMOS同理推导。

这个原理看起来简单，但是设计的精髓(know-how)是什么？怎么触发BJT？怎么维持Snap-back？怎么撑到HBM>2KV or 4KV？

如何触发？必须有足够大的衬底电流，所以后来发展到了现在普遍采用的多指交叉并联结构(multi-finger)。但是这种结构主要技术问题是基区宽度增加，放大系数减小，所以Snap-back不容易开启。而且随着finger数量增多，会导致每个finger之间的均匀开启变得很困难，这也是ESD设计的瓶颈所在。

如果要改变这种问题，大概有两种做法(因为triger的是电压，改善电压要么是电阻要么是电流)：1、利用SAB(SAlicide-Block)在I/O的Drain上形成一个高阻的non-Silicide区域，使得漏极方块电阻增大，而使得ESD电流分布更均匀，从而提高泄放能力；2、增加一道P-ESD (Inner-Pickup imp，类似上面的接触孔P+ ESD imp)，在N+Drain下面打一个P+，降低Drain的雪崩击穿电压，更早有比较多的雪崩击穿电流(详见文献论文: Inner Pickup on ESD of multi-finger NMOS.pdf)。

静电放电保护

在将电缆移去或连接到网络分析仪上时，防止静电放电（ESD）是十分重要的。静电可以在您的身体上形成且在放电时很容易损坏灵敏的内部电路元件。一次太小以致不能感觉出的静电放电可能造成永久性损坏。

为了防止损坏仪器，应采取以下措施：

1、保证环境湿度。

2、铺设防静电地板或地毯。

3、使用离子风枪、离子头、离子棒等设施，使在一定范围内防止静电产生。

4、半导体器件应盛放在防静电塑料盛器或防静电塑料袋中, 这种防静电盛器有良好导电性能, 能有效防止静电的产生。当然, 有条件的应盛放在金属盛器内或用金属箔包装。

5、操作人员应在手腕上带防静电手带,这种手带应有良好的接地性能, 这种措施最为有效。